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디자인을 위한 SYSTEM VERILOG
출판사 : 홍릉과학출판사
저 자 : Stuart Sutherland | 역자 남상규
ISBN : 9788972837718
발행일 : 2009-9
도서종류 : 국내도서
발행언어 : 한국어
페이지수 : 396
판매가격 : 29,000원
판매여부 : 재고확인요망
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   디자인을 위한 SYSTEM VERILOG 목차
1 systemverilog의 소개
2 systemverilog 선언 영역
3 systemverilog 문자값과 내장 데이터 타입
4 systemverilog 사용자 정의 타입과 열거형 타입
5 systemverilog 배열, 구조체, 유니온
6 systemverilog 프로시저 블록, 태스크와 함수
7 systemverilog 프로시저 구문
8 systemverilog로 유한 상태 머신 모델링
9 systemverilog 디자인 계층
10 systemverilog 인터페이스
11 systemverilog를 사용해 모델링된 디자인
12 동작 모델링과 트랜잭션 레벨 모델링
   도서 상세설명   

디자인을 위한 System verilog』는

Verilog를 잘 아는 사람이 System Verilog에 대해 공부하가조 할 때 유용한 책이다.

Verilog를 잘모르면 이 책을 이해할 수가 없고 특히System Verilog은 C++에서 많은 개념을 가지고 왔기 때문에

C++을 좀 알고 있으면 System Verilog를 보다 더 쉽게 이해 할 수 있을 것이다.

  교육용 보조자료   
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