Verilog HDL 디지털 설계와 합성의 길잡이 (한국어판) > 디지털 논리

제1부 Verilog 기본

1장 Verilog HDL을 이용한 디지털 설계 개요
2장 계층적 모델링 개념
3장 기본 개념
4장 모듈과 포트(Modules and Ports)xvi
5장 게이트 수준 모델링
6장 데이터플로우 모델링
7장 행위 수준 모델링
8장 태스크와 함수(Tasks and Functions)
9장 유용한 모델링 기법들

제2부 진보된 Verilog

10장 타이밍과 지연
11장 스위치 수준 모델링
12장 사용자 정의 프리미티브
13장 Programming Language Interface
14장 Verilog HDL을 이용한 논리합성
15장 향상된 검증 기술

제3부 부 록

A 신호 강도 모델링과 고급 넷 정의
B PLI 루틴들의 목록
C 키워드, 시스템 태스크, 컴파일러 지시어 목록
D 형식적 문법 정의
E Verlog에 관한 짧은 이야기들
F Verilog 예제